ESCUELA DE DOCTORADO

 
Tesis Doctorales de la Universidad de Alcalá
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DESIGN OF EFFICIENT HETEROGENEOUS ARCHITECTURES FOR BROADBAND POWER LINE COMMUNICATIONS
Autor/aNieto Capuchino, Ruben
DepartamentoElectrónica
Director/aMateos Gil, Raúl
Codirector/aHernández Alonso, Álvaro
Fecha de defensa09/03/2020
CalificaciónSobresaliente Cum Laude
ProgramaElectrónica: Sistemas Electrónicos Avanzados. Sistemas Inteligentes (RD 99/2011)
Mención internacionalSi
ResumenPara establecer la comunicación a través de la red eléctrica (PLC), el estándar IEEE 1901/2010 propone como técnica de acceso al medio las modulaciones multiportadora basadas en bancos de filtros (FBMC). Sin embargo, una desventaja que presentan las comunicaciones a través de la red eléctrica es el canal de comunicación, el cual contiene considerable ruido y notables interferencias. No obstante, el uso de técnicas de estimación de canal permite obtener un modelo de canal PLC para compensar, mediante un igualador de canal, los efectos no deseados introducidos por el canal. Esto hace que el sistema sea más complejo y requiera de una mayor carga computacional, sobre todo en la etapa de recepción. Por esta razón, se va a llevar a cabo un estudio de diferentes arquitecturas para su implementación. Esta tesis presenta el diseño de arquitecturas heterogéneas para comunicaciones PLC de banda ancha. Para ello, se lleva a cabo un análisis de la técnica de acceso al medio que se va a utilizar, así como de las técnicas de estimación e igualación de canal. Este análisis describe matemáticamente cada una de las etapas que componen el sistema FBMC, tanto la etapa de transmisión, como la de recepción. Entre los métodos de estimación de canal se han seleccionado los que presentan menor carga computacional, como son los estimadores basados en mínimos cuadrados (LS). Por otro lado, entre las técnicas de igualación para sistemas multiportadora basadas en banco de filtros, se pueden encontrar los ecualizadores ASCET, los cuales presentan una arquitectura de filtros FIR para llevar a cabo la ecualización. Los dispositivos FPGA permiten soportar la carga computacional que presenta el sistema de forma considerable. Además, algunos SoC integran un procesador ARM junto con la FPGA, haciendo que la propuesta de la arquitectura heterogénea se plantee para los dispositivos de la familia Zynq® de Xilinx. Dentro de la arquitectura, aquellas partes con mayores exigencias temporales se implementarán en la lógica programable del dispositivo; por otro lado, las partes que presenten restricciones temporales más laxas se codificarán para que sean ejecutadas en el procesador, definiendo así la arquitectura mixta HW/SW. Cada uno de los bloques que compone la parte hardware de la arquitectura serán modelados mediante herramientas de síntesis de alto nivel (HLS). Por otro lado, con el fin de obtener un consumo de recursos hardware eficiente se realiza un estudio del datapath para ajustar el ancho de palabra a los bloques DSP del dispositivo. Para las partes software de la arquitectura se describirán los métodos de aceleración disponibles en el dispositivo. Cabe destacar que se hace uso de la unidad vectorial NEON para acelerar ciertos cálculos complejos como la FFT. Además, la implementación software se extiende para usar todos los núcleos disponibles del procesador con el fin de alcanzar una mayor aceleración. Esto se realiza para los dispositivos Zynq® 7000 con uno y dos núcleos, y para Zynq® UltraScale+ con uno, dos y cuatro núcleos, estableciendo los mecanismos de comunicación entre núcleos para ambos casos